Logik & Flip Flops-SN74LVC74APWR

Flip-FlopanLachsinn gemeinsam digital elektronesch Apparater mat zwee stabil Staaten déi benotzt kënne fir e Buttek Informatiounen, an engem Flip-Flop oder latch kann Buttek 1 bëssen Informatiounen.

Flip-Flop (Ofkierzung als FF), och bekannt als bistabile Paart, och bekannt als bistabile Flip-Flop, ass en digitale Logik Circuit deen an zwee Staaten funktionéiere kann.Flip-Flops bleiwen an hirem Zoustand bis se en Input Puls kréien, och bekannt als Ausléiser.Wann en Input Puls kritt gëtt, ännert de Flip-Flop Output den Zoustand no de Regelen a bleift dann an deem Zoustand bis en aneren Ausléiser kritt gëtt.

Latch, sensibel fir den Pulsniveau, ännert den Zoustand ënner dem Niveau vum Auerimpuls, Latch ass eng Niveau ausgeléist Späichereenheet, an d'Aktioun vun der Datelagerung hänkt vum Niveauwäert vum Input Signal of, nëmmen wann de Latch am aktivéiert Staat, den Ausgang ännert sech mam Dateinput.D'Latch ass anescht wéi de Flip-Flop, et hält keng Daten, d'Signal um Ausgang ännert sech mam Input Signal, grad wéi d'Signal, déi duerch e Puffer passéiert;wann d'Latch Signal als Latch handelt, sinn d'Donnéeën gespaart an d'Input Signal funktionnéiert net.E Latch gëtt och eng transparent Latch genannt, dat heescht datt den Ausgang transparent ass fir den Input wann et net gespaart ass.

Den Ënnerscheed tëscht Latch a Flip-Flop
Latch a Flip-Flop si binär Späichergeräter mat Erënnerungsfunktioun, déi ee vun de Basisgeräter sinn fir verschidden Timinglogikkreesser ze komponéieren.Den Ënnerscheed ass: Latch ass mat all sengen Input Signaler Zesummenhang, wann der Input Signal Ännerungen Latch Ännerungen, et gëtt keng Auer Terminal;Flip-Flop gëtt vun der Auer kontrolléiert, nëmmen wann d'Auer ausgeléist gëtt fir den aktuellen Input ze probeieren, generéiert d'Ausgab.Natierlech, well béid Latch a Flip-Flop Timing Logik sinn, ass den Output net nëmme mam aktuellen Input verbonnen, awer och mat der viregter Output.

1. latch gëtt duerch Niveau ausgeléist, net synchron Kontroll.DFF gëtt duerch Auerrand a Synchronkontroll ausgeléist.

2, Latch ass sensibel op den Input Niveau a gëtt vun der wiring Verspéidung beaflosst, also ass et schwéier ze garantéieren datt d'Ausgab keng Burrs produzéiert;DFF ass manner wahrscheinlech fir Burrs ze produzéieren.

3, Wann Dir Paartkreesser benotzt fir Latch an DFF ze bauen, verbraucht Latch manner Gateressourcen wéi DFF, wat eng super Plaz fir Latch ass wéi DFF.Dofir ass d'Integratioun fir d'Latch an ASIC ze benotzen méi héich wéi DFF, awer de Géigendeel ass wouer an FPGA, well et gëtt keng Standard Latch Eenheet an FPGA, awer et gëtt DFF Eenheet, an e LATCH brauch méi wéi ee LE fir ze realiséieren.D'Latch gëtt Niveau ausgeléist, wat gläichwäerteg ass mat engem Aktivéierungsend ze hunn, an no der Aktivatioun (zu der Zäit vum Aktivéierungsniveau) ass gläichwäerteg mat engem Drot, dee sech mam Ausgang ännert.Am Net-aktivéiert Staat ass d'Original Signal ze erhalen, déi gesi kann a flip-flop Ënnerscheed, tatsächlech, vill Mol latch ass keen Ersatz fir ff.

4, latch wäert extrem komplex statesch timing Analyse ginn.

5, am Moment, Latch gëtt nëmmen am ganz High-End Circuit benotzt, sou wéi Intel's P4 CPU.FPGA huet Latch Eenheet, der Register Eenheet kann als Latch Eenheet konfiguréiert ginn, an Xilinx v2p Handbuch gëtt als Register / Latch Eenheet konfiguréiert, den Uschloss ass Xilinx Hallefschnëttstrukturdiagramm.Aner Modeller an Hiersteller vu FPGAs sinn net gaang fir ze kontrolléieren.--Perséinlech, ech mengen, datt Xilinx fäeg ass direkt mat der Altera ze passen ka méi Probleemer sinn, fir e puer LE ze maachen, awer net Xilinx Apparat kann all Slice sou konfiguréiert sinn, altera's eenzegen DDR Interface huet eng speziell Latch Eenheet, allgemeng nëmmen Héich-Vitesse Circuit wäert am latch Design benotzt ginn.altera d'LE ass keng latch Struktur, a kontrolléieren der sp3 an sp2e, an aner net ze kontrolléieren, d'Handbuch seet, datt dës Configuratioun ënnerstëtzt gëtt.Den Ausdrock wangdian iwwer altera ass richteg, altera's ff kann net konfiguréiert ginn fir ze latch, et benotzt eng Lookup-Tabel fir latch ëmzesetzen.

Déi allgemeng Designregel ass: Vermeit d'Latch an de meeschten Designen.et léisst Iech Design den Timing fäerdeg ass, an et ass ganz verstoppt, net-Veteran kann net fannen.latch déi gréisste Gefor ass net Burrs ze filteren.Dëst ass extrem geféierlech fir den nächsten Niveau vum Circuit.Dofir, soulaang wéi Dir D Flip-Flop Plaz benotze kënnt, benotzt keng Latch.