XCF128XFTG64C Encapsulation BGA64 XL High-Density Konfiguratioun a Späichergeräter

Produit Attributer

Dokumenter & Medien

Ëmwelt- & Export Klassifikatiounen

Xilinx stellt d'XC18V00 Serie vun In-System programméierbaren Konfiguratioun PROMs vir (Figur 1).Apparater an dëser 3.3V Famill enthalen e 4-Megabit, en 2-Megabit, en 1-Megabit, an e 512-Kilobit PROM, déi eng einfach ze benotzen, kosteneffizient Method fir d'Reprogramméierung an d'Späichere vun Xilinx FPGA Konfiguratioun Bitstreams ubidden.

Wann d'FPGA am Master Serial Modus ass, generéiert se eng Konfiguratiounsauer déi de PROM dréit.Eng kuerz Zougangszäit nodeems CE an OE aktivéiert sinn, sinn Daten um PROM DATA (D0) Pin verfügbar, deen mam FPGA DIN Pin verbonnen ass.Nei Donnéeën sinn eng kuerz Zougangszäit no all eropgaang Auerrand verfügbar.De FPGA generéiert déi entspriechend Unzuel u Auerimpulsen fir d'Konfiguratioun ze kompletéieren.Wann d'FPGA am Sklave Serial Modus ass, ginn de PROM an d'FPGA vun enger externer Auer ugekuckt.

Wann d'FPGA am Master Select MAP Modus ass, generéiert d'FPGA eng Konfiguratiounsuhr déi de PROM dréit.Wann d'FPGA am Sklave Parallel oder Sklave Select MAP Modus ass, generéiert en externen Oszillator d'Konfiguratiounsauer déi de PROM an d'FPGA dréit.Nodeems CE an OE aktivéiert sinn, sinn Daten op den DATA (D0-D7) Pins vum PROM verfügbar.Nei Donnéeën sinn eng kuerz Zougangszäit no all eropgaang Auerrand verfügbar.D'Daten ginn an d'FPGA op der folgender Steigende Rand vun der CCLK ugekuckt.E fräilafenden Oszilléierer kann an de Sklave Parallel oder Sklave Select MAP Modi benotzt ginn.

Multiple Geräter kënne kaskadéiert ginn andeems Dir de CEO Output benotzt fir den CE Input vum folgenden Apparat ze féieren.D'Auerinputen an d'DATA Ausgänge vun all PROMs an dëser Kette sinn matenee verbonnen.All Apparater sinn kompatibel a kënne mat anere Membere vun der Famill oder mat der XC17V00 One-Time programméierbar Serien PROM Famill kaskadéiert ginn.