Neien Original XQR17V16CC44V Spot Stock FPGA Feld Programméierbar Gate Array Logik Ic Chip Integréiert Circuits

Xilinx stellt d'High-Density QPro ™ XQR17V16 Serie Radiation Hardened QML Konfiguratioun PROMs vir, déi eng einfach ze benotzen, kosteneffizient Method ubidden fir grouss Xilinx FPGA Konfiguratioun Bitstreams ze späicheren.Den XQR17V16CC44V ass en 3.3V Apparat mat enger Späicherkapazitéit vu 16 Mb a kann entweder an engem Serien oder Byte-breet Modus funktionnéieren.fir vereinfacht Blockdiagramm vun der XQR17V16 Apparatarchitektur.

Wann d'FPGA am Master Serial Modus ass, generéiert se eng Konfiguratiounsauer déi de PROM dréit.Eng kuerz Accès Zäit no der Rising Auer Rand, erschéngen Donnéeën op der PROM DATA Ausgangspin, déi mam FPGA DIN Pin verbonne sinn.De FPGA generéiert déi entspriechend Unzuel u Auerimpulsen fir d'Konfiguratioun ze kompletéieren.Eemol konfiguréiert, deaktivéiert de PROM.Wann d'FPGA am Sklave Serial Modus ass, musse de PROM an d'FPGA allebéid vun engem erakommende Signal ugekuckt ginn.

Wann d'FPGA am Master SelectMAP Modus ass, generéiert se d'Konfiguratiounsuhr déi de PROM an d'FPGA dréit.No der steigender CCLK Rand sinn Daten op de PROMs DATA (D0-D7) Pins verfügbar.D'Date ginn an d'FPGA op de folgende Rising Rand vun der CCLK gekloert.Wann d'FPGA am Sklave SelectMAP Modus ass, musse de PROM an d'FPGA allebéid vun engem erakommende Signal ugekuckt ginn.E freerunning Oszilléierer kann benotzt ginn fir den CCLK ze fueren.Multiple Geräter kënne verlinkt ginn andeems Dir de CEO Output benotzt fir den CE Input vum folgenden Apparat ze féieren.D'Auerinputen an d'DATA Ausgänge vun all PROMs an dëser Kette sinn matenee verbonnen.All Geräter sinn kompatibel a kënne mat anere Familljemembere kaskadéiert ginn.Fir Apparatprogramméierung kompiléiert entweder d'Xilinx ISE Foundation oder d'ISE WebPACK Software d'FPGA Designdatei an e Standard Hex Format, deen dann op déi meescht kommerziell PROM Programméierer transferéiert gëtt.

Eegeschaften
• Latch-Up Immun fir LET>120 MeV/cm2/mg
• Garantéiert TID vun 50 kRad (Si) pro Spezifizéierung 1019,5
• Fabrikéiert op Epitaxial Substrat
• 16Mbit Stockage Muecht
• Garantéiert Operatioun iwwer ganz militäresch Temperaturbereich: -55 ° C bis + 125 ° C
• One-Time programmable (OTP) Read-only Memory entwéckelt fir Konfiguratioun Bitstreams vun Xilinx FPGA Geräter ze späicheren
• Dual Configuratioun Modi
♦ Seriell Konfiguratioun (bis zu 33 Mb/s)
♦ Parallel (bis zu 264 Mb/s bei 33 MHz)
• Einfach Interface un der Xilinx QPro FPGAs
• Cascadable fir méi laang oder méi Bitstream ze späicheren
• Programméierbar zréckgesat Polaritéit (aktiv High oder aktiv Low) fir Kompatibilitéit mat verschiddene FPGA-Léisungen
• Low-Power CMOS schwiewend Gate Prozess
• 3,3V Versuergung Volt
• Verfügbar a Keramik CK44 Packagen(1)
• Programméiere Ënnerstëtzung vun féierende Programméierer Hiersteller
• Design Ënnerstëtzung mat der ISE Foundation oder ISE WebPACK Software Packagen
• Garantéiert 20 Joer Liewen Daten Retention
Programméiere
D'Apparater kënnen op Programméierer programméiert ginn, déi vu Xilinx oder qualifizéierten Drëtt-Partei Ubidder geliwwert ginn.De Benotzer muss suergen, datt de passenden programméiere Algorithmus an déi lescht Versioun vun der Programméierer Software benotzt ginn.Déi falsch Wiel kann den Apparat permanent beschiedegen.
Beschreiwung
• Latch-Up Immun fir LET>120 MeV/cm2/mg
• Garantéiert TID vun 50 kRad (Si) pro Spezifizéierung 1019,5
• Fabrikéiert op Epitaxial Substrat
• 16Mbit Stockage Muecht
• Garantéiert Operatioun iwwer ganz militäresch Temperaturbereich: -55 ° C bis + 125 ° C
• One-Time programmable (OTP) Read-only Memory entwéckelt fir Konfiguratioun Bitstreams vun Xilinx FPGA Geräter ze späicheren
• Dual Configuratioun Modi
♦ Seriell Konfiguratioun (bis zu 33 Mb/s)
♦ Parallel (bis zu 264 Mb/s bei 33 MHz)
• Einfach Interface un der Xilinx QPro FPGAs
• Cascadable fir méi laang oder méi Bitstream ze späicheren
• Programméierbar zréckgesat Polaritéit (aktiv Héich oder aktiv
Low) fir Kompatibilitéit mat verschiddene FPGA Léisungen
• Low-Power CMOS schwiewend Gate Prozess
• 3,3V Versuergung Volt
• Verfügbar a Keramik CK44 Packagen(1)
• programméiere Ënnerstëtzung vun féierende Programméierer
Hiersteller
• Design Ënnerstëtzung mat der ISE Foundation oder ISE
WebPACK Software Packagen
• Garantéiert 20 Joer Liewen Daten Retention